コンテストへの挑戦7

今日はLSIコンテスト用の回路の最適化などを行っていました．昨日・一昨日は作業ができなかったので

ちょっとスケジュール的にやばいかも（；＞＜）　というのも，一昨日の金曜日に帰宅すると，ハードディスクが

ご臨終してまして(´・ω・｀)　やっぱり寿命だったみたいです．

ハードディスクは消耗品なのでしょうがないか，ということで昨日買いに行って，

ついでにXPのOEM版も買って(実はいまだに2kを使っていたのです)，

インストール・環境構築を行っておりました．もうOSインストールに関してはプロ級ですｗ

OSはそろそろVistaが出るわけですが，どう考えてもVistaに乗り換えるのはあと数年先だろうということで，

XP Homeにしました．別に2kでも支障はないのですが，いい機会だったので．

さて本題ですが，LSIコンテストの方は自由課題の方向性が概ね決まり，回路記述の方もあとは微調整だけ

というところまで進みました．のですが，現在デザインコンパイラの最適化でちょっと悩んでおります．

FFT回路は4つのモジュールに分けて記述しているのですが，それぞれ単体で合成すると妥当な遅延の値が

出るんです．しかし，それら4つのモジュールをまとめて合成すると遅延が2倍以上になるんです．

なんでやねんな，って感じです∩(・∀・)∩　ﾓｳ ｵﾃｱｹﾞﾀﾞﾈ

ちゃんと回路の平坦化とかやってるのに・・・

今日一日やってみても原因がよく分かりませんでした．明日，他のメンバと話し合う必要がありそうです．